在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。（）。

A:idata<=“00001111” B:idata<=b”0000_1111” C:idata<=X”AB” D:idata<=B”21”

下列程序的输出结果为1，2.3，2，4.6，请将横线处的缺失部分补充完整。
#include＜iostream＞
using namespace std；
class Base
public：
Base(int a)：idata(a)
void print（　）cout＜＜idata＜＜’’；
private：
int idata；
；
class Derived：public Base
public：
Derived(int a，double b)：______，ddata(b)
void print（　）Base：：print（　）；cout＜＜ddata＜＜’’；
private：
double ddata；
；
int main（　）
Derived d1(1，2.3)，d2(2，4.6)；
d1.print（　）；
d2.print（　）；
return 0；

下列程序的输出结果为1 2.3 2 4.6，请将横线处的缺失部分补充完整。
#include＜iostream＞
using namespace std;
class Base
public:
Base(int A) :idata(A)
void print（　）cout＜＜idata＜＜’ ’;
private:
int idata;
;
class Derived: public Base
public:
Derived(int a, double B) :______, ddata(B)
void priat（　）Base::print（　）; cout＜＜ddata＜＜’ ’;
private:
double ddata;
;
int main（　）
Derived d1(1, 2.3), d2(2, 4.6);
d1. print（　）;
d2. print（　）;
return 0;