在VHDL中，可以用语句（）表示检测clock下降沿。

题库:EDA技术 类型:最佳选择题 时间:2017-06-23 18:39:47 免费下载:《EDA技术》Word试卷

在VHDL中，可以用语句（）表示检测clock下降沿。
A.clock’event
B.clock’eventandclock=’1’
C.clock=’0’
D.clock’eventandclock=’0’

本题关键词:下降,检测方法可靠性,流量检测仪表,井下空气检测,抗可溶性抗原检测,药物滥用检测,机械量检测仪表,体温下降,胎头下降,肌力下降;