某计算机的指令流水线由四个功能段组成，指令流经各功能段的时间(忽略各功能段之间的缓存时间)分别是90ns、80ns、70ns和60ns，则该计算机的CPU时钟周期至少是( )。

A:90ns B:80ns C:70ns D:60ns

假设用一条4级流水线结构来完成一条指令的取指、指令译码和取数、运算以及送回结果4个基本操作，各段执行时间分别是10ns、30ns、20ns、40ns，则该流水线的操作周期为 (1) ns，用该流水线计算完成100条连续指令的时间为 (2) 。

A:4000ns B:4100ns C:4060ns D:4160ns

一条指令的执行可划分成取值，分析和执行三个部分，不同的部分由不同自由独立的硬件完成设每一指令完成取值，分析和执行三部分的时间分别为2ns，3ns，1ns现有100条指令，若顺序执行这些指令需要（）；若采用流水方式执行这些指令则需要（）。

A:200ns B:300ns C:500ns D:600ns

一条指令的执行可划分成取值，分析和执行三个部分，不同的部分由不同自由独立的硬件完成设每一指令完成取值，分析和执行三部分的时间分别为2ns，3ns，1ns现有100条指令，若顺序执行这些指令需要（）；若采用流水方式执行这些指令则需要（）。

A:291ns B:293ns C:303ns D:311ns

一条指令的执行可划分成取值，分析和执行三个部分，不同的部分由不同自由独立的硬件完成设每一指令完成取值，分析和执行三部分的时间分别为2ns，3ns，1ns现有100条指令，若顺序执行这些指令需要（）；若采用流水方式执行这些指令则需要（）。

A:200ns B:300ns C:500ns D:600ns

假设某CPU的时钟周期为5ns，所访问的主存的存取周期为60ns，为了正确读出主存中的指令和数据，还需在总线周期中插入2个等待状态，则此CPU的总线周期应该为( )。

A:10ns B:20ns C:40ns D:50ns

假设某CPU的时钟周期为5ns，所访问的主存的存取周期为60ns，为了正确读出主存中的指令和数据，还需在总线周期中插入2个等待状态，则此CPU的总线周期应该为( )。

A:10ns B:20ns C:40ns D:50ns

假设某CPU的时钟周期为5ns，所访问的主存的存取周期为60ns，为了正确读出主存中的指令和数据，还需在总线周期中插入2个等待状态，则此CPU的总线周期应该为( )。

A:10ns B:20ns C:40ns D:50ns