计算机的 (6) 通常由动态RAM(DRAM)构成。

A:CMOS参数存储器 B:Cache C:外存储器 D:主存储器

Cache存储器一般采用（）存储器件构成。

A:DRAM B:SRAM C:ROM D:NVRAM

cache存储器一般采用 (1) 存储器件构成。

A:DRAM B:SRAM C:ROM D:NVRAM

cache存储器一般采用______存储器件构成。

A:DRAM B:SRAM C:ROM D:NVRAM

高速缓冲存储器 Cache是位于CPU和主存DRAM之间规模或容量较小但速度很快的存储器。下面是关于Cache的叙述，其中错误的是( )。

A:PC中采用的Cache方案兼顾了SRAM的高速特性和DRAM的低成本特性，即达到了即降低成本又提高系统性能的目的 B:CPU访问Cache“命中”时，由于Cache的速度与CPU相当，因此CPU就能在零等待状态下迅速地完成数据的读写，而不必插入等待状态 C:CPU访问CaChe“未命中”时，信息需从主存(DRAM)传送到CPU，这时CPU要插入等待状态 D:L1 Cache的工作频率和CPU的工作频率相等，L2 Cache的工作频率越来越高，但不可能等于CPU的工作频率

高速缓冲存储器 Cache是位于CPU和主存DRAM之间规模或容量较小但速度很快的存储器。下面是关于Cache的叙述，其中错误的是( )。

A:PC中采用的Cache方案兼顾了SRAM的高速特性和DRAM的低成本特性，即达到了即降低成本又提高系统性能的目的 B:CPU访问Cache“命中”时，由于Cache的速度与CPU相当，因此CPU就能在零等待状态下迅速地完成数据的读写，而不必插入等待状态 C:CPU访问CaChe“未命中”时，信息需从主存(DRAM)传送到CPU，这时CPU要插入等待状态 D:L1 Cache的工作频率和CPU的工作频率相等，L2 Cache的工作频率越来越高，但不可能等于CPU的工作频率

高速缓冲存储器 Cache是位于CPU和主存DRAM之间规模或容量较小但速度很快的存储器。下面是关于Cache的叙述，其中错误的是( )。

A:PC中采用的Cache方案兼顾了SRAM的高速特性和DRAM的低成本特性，即，达到了即降低成本又提高系统性能的目的 B:CPU访问Cache“命中”时，由于Cache的速度与CPU相当，因此CPU就能在零等待状态下迅速地完成数据的读写，而不必插入等待状态 C:CPU访问CaChe“未命中”时，信息需从主存(DRAM)传送到CPU，这时CPU要插入等待状态 D:L1 Cache的工作频率和CPU的工作频率相等，L2 Cache的工作频率越来越高，但不可能等于CPU的工作频率