在VHDL的进程语句格式中，敏感信号表列出的应当是设计电路的（）信号。

题库:EDA技术 类型:最佳选择题 时间:2017-06-23 18:39:48 免费下载:《EDA技术》Word试卷

在VHDL的进程语句格式中，敏感信号表列出的应当是设计电路的（）信号。
A.输入
B.输入和输出
C.输出
D.时钟

本题关键词:信号输出方式,信号输入,输出结果,肝糖输出,输出浓度,去输出状态,输出襻梗阻,系统输出口,输出段梗阻,睾丸输出小;